Quartus Prime推出了该软件的下载新特最新版16.1，在新版中， 最该软件铺开了大量的别版功能优化 ，从引擎到设计工具 ，下载新特16.1都有相关的 最改进 ，该软件具有数百万个逻辑编辑单元器 ，别版西西外挂网站免费开发至今，下载新特已经越来越强大了 ， 最其开发程序拥有绝对领先的别版技术 ，为设计人员带来了最佳的下载新特扶植 ，完全能够满足各行业的 最设计要求 ，新版中利用新的别版算法工具 ，是下载新特软件的扩展性能更加稳定 ，通过与第三方的 最设计程序结合使用 ，能够提供可编辑器的别版红手指脚本辅助工具设计性能，新版发布了三个版本 ，专业版 、精简版 、标准版，您可以根据自己的设计领域选择使用 ！
提供捕获和显示实时信号行为的系统级调试工具
让您能够观察系统设计中硬件与软件之间的交互
拥穿着最大数量的通道 、样本深度及任何嵌入式逻辑分析器的时钟速度
让您加强对数据采样和显示的控制
展示图形界面的特点
提供灵活的系统级调试工具 ，扶植设计师于设计在 FPGA 中全速运行时快速和高效调试其设计 。
向系统发送读写系统级事务 ，扶植隔离和确定尴尬
快速检查系统时钟和监测复位状态
让您能够使用图形元素（如按钮、表盘和图表）创建自定义验证或演示工具
执行初始编译
如果你从来没有编译过你的设计 ，或者你没有一个.sdc文件 ，你想要要使用TimeQuest分析器以交互方式创建一个 ，必须编译你的免费自动挂机脚本软件设计在指定时序约束之前创建初始设计数据库 。 您可以执行分析和综合以创建后映射数据库 ，或执行完全编译以创建一个适配后数据库 。 创建后映射数据库更快比拟合后数据库 ，并且足以创建初始时序约束 。 的您创建的数据库类型决定了裸露的定时网表的类型TimeQuest分析仪; 如果你执行分析和综合或一个后映射网表如果您执行完全编译后适配网表 。
验证时间
TimeQuest分析器检查设计中的时序路径 ，计算沿着每个路径的传播延迟，检查定时约束违反 ，以及报告定时结果为正松弛或负松弛 。 负松弛指示a定时违例 。 如果沿时间路径遇到冲突 ，请使用时序报告来分析您的设计，并确定如何最佳地优化您的设计。 如果您修改，荒野行动脚本删除或增补约束，则应再次执行完全编译 。此迭代过程有助于解决设计中的时序违规尴尬 。
Tcl命令铺开约束和分析
您可以使用Quartus II软件Tcl应用程序中的Tcl命令编程接口（API）来限制 ，分析和收集信息设计 。本节重点介绍使用Tcl命令执行时序分析任务;但是 ，您可以在TimeQuest分析仪中执行许多相同的功能GUI。 SDC命令是用于约束设计的Tcl命令 。 SDC扩展命令提供附加的约束计划，并且特定于TimeQuest分析仪 。附加的TimeQuest分析仪命令可用于控制时间分析和报告
集合命令
TimeQuest分析器Tcl命令通常返回端口 ，引脚 ，单元或节点名称数据集称为集合。在你的Tcl脚本中，你可以迭代的值集合来分析或修改设计中的约束 。TimeQuest分析器拥穿着轻易访问的收集命令端口 ，引脚，单元或节点 。使用具有任何有效的集合命令约束或TimeQuest分析器中指定的Tcl命令
创建基本时钟
基本时钟是器件的主要输入时钟 。 与来自PLL的时钟不同在器件中裸露 ，基本时钟由片外振荡器或从外部设备转发 。 首先定义基本时钟 ，因为裸露时钟和其他约束通常引用基本时钟 。要为来自任何寄存器 ，端口或引脚的信号创建时钟置 ，请使用create_clock命令。 您可以创建具有唯一特性的每个时钟。
推荐流量
Quartus II TimeQuest分析器对时序铺开约束验证验证作为编译流程的一部分 。 推荐使用图7-1设计流程以最大限度地发挥TimeQuest分析仪的优势
SDC文件优先级
Fitter和TimeQuest分析器按照您在中指定的顺序筹备.sdc文件Quartus II设置文件（.qsf） 。 您可以指定要筹备的文件及其顺序从“作业”菜单筹备 。 单击设置 ，然后单击TimeQuest时间分析仪。 并在SDC文件中指定要包括在项目中的筹备顺序框 。如果.qsf中没有列出.sdc文件 ，Quartus II软件会碰见名为.sdc的文件<当前版本> .sdc在项目目录中 。 .sdc也可以从a增补Quartus II IP文件（.qip）包含在.qsf中 。
使用Quartus II文本编辑器的约束文件
要在Quartus II文本编辑器中插入约束，请按照下列步骤操作 ：
1.在文件菜单上 ，单击新建 。
2.在新建会谈框中 ，从中选择Synopsys设计约束文件类型
其他文件组 。 单击“确定”。
3.单击文本编辑器菜单上的插入模板按钮 ，或 ，右键单击
在Quartus II文本编辑器中输入空白.sdc文件 ，然后单击“插入模板” 。
4.在“插入模板”会谈框中 ，铺开TimeQuest部分 ，然后铺开
SDC命令部分 。
5.铺开命令类别 ，例如 ，“时钟” 。
6.选择命令 。 SDC约束将显示在“预览”窗格中 。
7.单击“插入”将SDC约束粘贴到在步骤2中创建的空白.sdc中 。
8.根据需要对其他约束重复，或单击隔绝以隔绝插入
通配符
要对设计中的许多节点应用约束，请使用“*”和“？”通配符字符 。 “*”通配符匹配任何字符串; “ ？”通配符匹配任何单个字符 。如果对节点reg *铺开赋值 ，TimeQuest分析器将碰见和将分配应用于与任何数字匹配的前缀reg的所有设计节点的以下字符，例如reg，reg1 ，reg [2]，regbank和reg12bank。如果对指定为reg？的节点铺开分配 ，则TimeQuest分析器碰见并将分配应用于与前缀reg和匹配的所有设计节点任何单个字符跟随; 例如 ，reg1 ，rega和reg4
您可以使用set_input_delay命令指定外部输入延迟要求 。 使用-clock选项引用虚拟时钟 。 使用虚拟时允许TimeQuest分析器正确导出时钟的时钟不确定性和内部块传输 。 虚拟时钟定义输入的打开时钟港口 。 TimeQuest分析仪自动确定其中的锁存时钟设备捕获输入数据 ，因为设备中的所有时钟都已定义 。图7-10显示了引用虚拟时钟的输入延迟的示例 。
在这个例子中 ，源时钟具有10ns的周期 ，但是一组寄存器是通过切换时钟使能 ，因此它们只在其他周期切换 。 因为他们被喂通过10 ns时钟，TimeQuest分析仪报告10 ns的设置和0 ns的保持 ，然而 ，由于数据每隔一个周期传输，所以关系该是分析 ，就好像时钟在20 ns操作 ，这将导致一个设置20 ns ，而保持时间保持为0 ns ，实质上是延长时间窗口数据可以被识别 。
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